今日IC設計工程師所面臨的最艱鉅挑戰，莫過於在必須因應動輒數十億電晶體的龐大設計規模，以及2.5/3D晶片架構帶來的更複雜設計、驗證流程之同時，還是得跟上客戶要求的設計時程；在工作量與時間壓力雙重夾擊下，能位工程師帶來有力支援的EDA工具成為不可或缺。正因為如此，終於在全球疫情趨緩後睽違三年再度來台的益華電腦(Cadence)資深副總裁暨數位與簽核事業群總經理滕晉慶(Chin-Chi Teng)表示，該公司除了業績與客戶數穩定成長，像是Palladium硬體模擬平台等產品甚至出現供不應求的現象。
就像是Cadence台灣區總經理宋栢安一再強調過的，如今EDA的英文字母「E」，應該從原本的是「Electronic」改成「Essential」，不僅是半導體IC設計，從電路板佈局到結合電子與機械的系統所需之熱、電磁分析，甚至是生技領域，都會是EDA工具──即運算軟體(Comtional Software)可發揮長處的地方。而隨著雲端運算/安全、人工智慧(AI)技術持續演進並普及，EDA工具雲端環境的逐漸完善以及與AI的結合，更是為IC設計領域開啟了全新時代與視野；新一代的EDA平台不只能助力工程師克服複雜設計挑戰，甚至能同時支援多個功能區塊的設計，這意味著生產力的大幅提升，能以更精簡的人工處理更大規模的設計案。
Cadence在9月中旬發表的整合企業資料(Joint Enterprise Data)與AI平台JedAI，即是滕晉慶所言的「EDA 2.0」之展現；該平台以一個集合大量晶片設計與驗證資料的大數據庫為基礎，結合AI分析引擎，「就像能讓一個駕駛同時操控多台自駕車輛，」單一工程師能藉由大數據和AI優化整個SoC設計和驗證流程中多個引擎的多次運作，在節省大量時間之餘也能顯著改善設計案的功耗、效能和面積(PPA)表現。滕晉慶透露，Cadence已經看到有一些IC設計客戶在建置自己的設計資料庫，以利用AI驅動的EDA工具提升設計效率，而隨著客戶對像是JedAI這樣一個支援標準化開放介面、安全的統一雲端大數據平台接受度逐漸提高，在該平台上整合更多工具──目前JedAI能與Verisium驗證平台、Cerebrus設計實現解決方案、Optiity智慧系統引擎以及第三方晶片生命週期管理系統接軌──是該公司積極推動的目標，2023年將會有更多相關進展宣佈。
滕晉慶也針對Cadence在10月上旬新推出的Certus設計收斂解決方案(Closure Solution)進行了詳盡的介紹，強調該新一代簽核工具能將原本需要5~7天的設計收斂週期，縮短至1.5天甚至只要一個晚上的高生產效率。他表示，一般晶片設計案將電路分為多個功能區塊(block)交由不同設計者執行，分別在區塊層級進行收斂，然後再將各區塊整合起來進行全晶片收斂流程；從全晶片組裝、靜態時序分析(STA)、優化到簽核的過程若完全以手動進行，可能花上數月時間才能完成收斂。Cadence在2013年推出的Tempus時序簽核解決方案，大幅將收斂流程縮短成幾天，而最新推出的Certus則是進一步以分佈式、分層化架構的全自動流程，以及與Cadence Innovus設計實現系統和Tempus的共同引擎進行同步全晶片優化，可節省晶片主設計者與各區塊設計者之間的重複循環動作，加速整個設計團隊的優化和簽核決策。
此外Certus除了適合在雲端執行，也支援企業內部的資料中心環境；具備能僅針對有更改的設計部分進行恢復與替換的靈活性，能進一步加快最終簽核。該工具的互動式圖形化使用者介面(GUI)允許交叉探測以進行詳細的時序除錯，以完成設計收斂的最後階段，並能與Integrity 3D-IC解決方案緊密整合，允許用戶優化和簽核跨異質整合製程晶片與晶片間時序關係。再結合Cerebru Intelligent Chip Explorer的優勢，可從區塊層級到全晶片的簽核收斂流程中，讓設計人員體驗額外的生產力提升。滕晉慶指出，Certus是Cadence透過密切關注客戶需求、不斷精進的最新成果之一，而接下來該公司也將繼續推出新產品，以支援客戶在5G、AI應用飛速進展的時代所面臨之複雜設計挑戰。
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