DDR-n SDRAM標準規格經由校準程序來補償發送端和接收端的傳遞延遲使得記憶體控制器及記憶體裝置能夠各自正確判斷匯流排上的邏輯位準並且需要每隔一段時間再次校準；DLL的硬體頻率限制匯流排的傳輸頻率也限制記憶體控制器和記憶體裝置之間的相容性非同步匯流排的傳遞延遲尚能經由增加寫入時間和讀取時間來補償匯流排的傳輸頻率也可以經由軟體微調在系統整合中能夠經由韌體工程來減少硬體之間的不匹配所發生的重工
操作時間的定義
高速記憶體匯流排介面對於操作時間的符號和定義如表1所列其中tRP不僅是預充電時間也可以是暫存器的存取時間；tD是邏輯閘延遲時間和導線延遲時間的總和；WOL是寫1潛伏時間這時間的產生是對應單端感應裝置的特性
表1：操作時間的符號和定義
高速記憶體匯流排介面的操作時間(tHSMBI)等於tASU加上tRP最後加上tAHD；匯流排頻率(bus frequency)等於tHSMBI加上tNAI之後的倒數；記憶體存取周期(memory access cycle)等於tACC加上tD計算式子如表2所示
假設tASU是0.5nstRP是1nstAHD是0.5nstNAI是0.5nstACC是0.7nstD是0.3ns；則匯流排頻率是400MHz (周期時間是2.5ns)記憶體存取周期是1ns 映相掏空案 。對於HSMBI DRAM裝置在缺頁(page miss)狀況它的單一存取時間可以達到6ns (2.5ns[ACT] + 1ns[WR/RD] + 2.5ns[END])如果連續存取8次則時間可以達到13ns (2.5ns[ACT] + 8x1ns[WR/RD] + 2.5ns[END])這樣的參數值在效能上不低於DDR4/DDR5 SDRAM最小的速度箱(speed bin)
HSMBI DRAM與DDR-n SDRAM對於頁命中(page hit)的效率需要評估存取資料的機率還要加上tREFI發生的周期時間還有微處理器的執行技術；當tREFI的時間變小發生頁命中的機率也隨之減少；當微處理器能夠經由分支預測、亂序執行、條件執行等等技術來減少從記憶體裝置重新載入操作碼的機率那麼發生頁命中的機率也會隨之減少如果高效率的微處理器經由內部的快取記憶體來減少對外部記憶體裝置的存取那麼發生頁命中的機率還會大嗎？當頁命中的機率被高效率的執行技術所減少那麼發生缺頁的機率就增加了當缺頁的機率變大那麼DRAM裝置是要解決缺頁的效率還是頁命中的效率呢？
表2：計算式
HSMBI主機控制器
HSMBI主機控制器的核心即是非同步SRAM的邏輯電路介面訊號如圖1經由主機輸入輸出將單端訊號轉換成差動邏輯訊號 前董座曾冠智20萬交保 映相科技 映相掏空案 其中以MRd (memory read)訊號控制記憶體裝置的讀取時序 映相掏空案 #OE訊號仍然如同非同步SRAM的操作時序；這樣的HSMBI不必改變非同步SRAM的邏輯電路即可在介面訊號上提高頻率和效率與非同步SRAM裝置相關的暫存器是tASU、tRP、tAHD、tNAI這組暫存器用來設定記憶體裝置的組態
圖1：HSMBI主機控制器和輸入輸出
與SPMI DRAM相同的控制邏輯
為了直接使用SPMI DRAM的控制邏輯使得HSMBI在記憶體裝置上形成獨立的輸入輸出介面資料存取閃控(DAS)可由寫入致態(WEm 前董座曾冠智20萬交保 WEp)及輸出致能(OEm OEp)來取代並且簡化控制邏輯的複雜度介面訊號如圖2 映相掏空案 。SPMI DRAM的速度是受到單端邏輯訊號在傳輸線上的限制因此將SPMI DRAM的控制邏輯直接用於HSMBI DRAM裝置上就能減少裝置端在硬體上的修改以及主機端在軟體上的維護 映相掏空案 。
圖2：HSMBI裝置輸入輸出和控制邏輯
晶片資訊和晶片組態的時序
晶片組態的寫入所對應的資料儲存器種類是暫存器晶片資訊的讀取則是固定的數值所以tRP在這個操作期間內所對應的是暫存器的存取時間如圖3所示tHSMBI的整個操作流程與非同步SRAM完全一致這樣的安排能夠在高速記憶體匯流排介面上混用高速非同步SRAM (小容量)
圖3：晶片資訊和晶片組態的時序
寫入的時序
圖4是記憶體裝置執行寫入的時序主機在第一tHSMBI期間經由WEm與WEp訊號的第一邊緣(差動訊號)發生工作閂鎖(working latch)當A14為邏輯1時進入寫入或讀取的操作流程這與SPMI DRAM的操作流程相同
DAS在圖中標示1、3、5、7的期間內控制主機輸出資料來對記憶體裝置執行寫入的操作 董事長曾冠智 映相科技驚爆遭掏空2億 檢調搜索約談 假交易掏空映相2億多元 映相科技 前董座曾冠智20萬交保 假交易掏空映相2億多元 映相科技驚爆遭掏空2億 檢調搜索約談 董事長曾冠智 映相科技 映相掏空案 科技公司董座涉掏空 20萬交保 ，並且經由行位址(column address)來指定資料寫入的位址如果記憶體裝置的DRAM單元可以快速充電那麼寫入時間(tWR)可以很短但是tACC的最小時間仍然會受到讀取時間(tRD)的限制WEm與WEp訊號在圖中標示2、4、6、8的期間內控制主機備妥下一筆資料以及行位址如此來完成對記憶體裝置的寫入 映相掏空案 。
圖4：寫入的時序
讀取的時序
高速記憶體匯流排介面的最獨特且最複雜的時序是讀取的操作流程圖5是記憶體裝置執行讀取的時序OEm與OEp訊號在圖中標示1的期間內控制記憶體裝置讀出資料；在標示2的期間內將資料匯流排上的資料傳送至主機端標示4、6、8的操作流程與此相同；主機端在標示3的第一邊緣輸入資料(閂鎖邏輯狀態)標示5、7、9的操作流程與此相同其中tD的最小時間與實際的傳輸距離有關也關聯於記憶體裝置的輸出驅動力高速記憶體匯流排介面將「記憶體裝置讀取資料」、「資料匯流排傳輸資料」、「主機儲存資料」的時間經由差動邏輯訊號的時序來分別執行使得tACC的時間可以變得很小減少tWR與tRD之間的時間差距並且增加匯流排的使用效率 映相掏空案 。
圖5：讀取的時序
自動刷新的時序
刷新(refresh)的翻譯比更新較適當因「更」有改換、代替之意 映相科技 前董座曾冠智20萬交保 映相掏空案 在DRAM裝置的操作中並沒有發生這樣的動作所以auto refresh譯為自動刷新較貼近硬體的整個操作過程圖5是自動刷新的時序其中A14為邏輯0因此記憶體裝置會進入自動刷新的操作流程主機需要等待最大的tRFC (詳細名稱相同於DDR-n SDRAM標準規格)之後才能對同一記憶體裝置進行操作HSMBI DRAM裝置的自動刷新可以使用內部的環形振盪器及控制邏輯來完成因此製程、電壓、溫度會影響tRFC的時間
圖6：自動刷新的時序
HSMBI DRAM裝置僅激活一個記憶庫
在DDR-n SDRAM裝置上是在庫群(bank group)之中一次激活多個記憶庫來產生叢發 映相科技驚爆遭掏空2億 檢調搜索約談 映相科技遭掏空2億元 映相科技公司董事長曾冠智 科技董座掏空2億 竟想趁華航罷工潛逃出境 , 出國潛逃？涉嫌假交易掏空2億 科技董座機場遭逮 , 假交易掏空映相2億多元 董事長曾冠智 映相科技 董事長曾冠智 前董座曾冠智20萬交保 映相掏空案 科技公司董座涉掏空 20萬交保 ，也由叢發來達到高速甚至需要保持激活狀態來維持發生頁命中之後的存取速度然而對於使用單端感測器的HSMBI DRAM裝置它的記憶庫比較像是傳統非同步SRAM裝置的記憶庫所以沒有DDR-n SDRAM在實作上的預取以及庫群
總結
DDR-n SDRAM裝置能否使用高速記憶體匯流排介面？肯定行但是HSMBI DRAM的tRP、tRCD在用途上要改為DDR-n SDRAM的tRCD、CL；DDR-n SDRAM的預充電時間就必需安排在最後的tHSMBI減少tREFI的時間會增加自動刷新的頻率進而減少DDR-n SDRAM裝置維持在頁命中的機率標準規格定義tREFI在85度Ｃ以內可以設定最長的時間隨著溫度提高而減少這也說明標準規格允許DDR-n SDRAM裝置在高溫的環境中可以降低存取效率但是微處理器在規格書上的溫度範圍內不會降低執行速度1T1D DRAM無法達到與1T1C DRAM相同的資料保留時間但在設計上能夠達到一致的tREFI (數值可能比1T1C稍大)因此HSMBI DRAM即便是使用1T1D DRAM也不會增加自動刷新的頻率
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